tnt23

(чисто для себя)
Ошибки с большими объемами данных (от полумегабайта и выше, lha, md5sum). Тщательная возня с sdc, уточнение длин дорожек, съезжание вниз до 100МГц, игры с терминацией и выбором LVTTL/LVCMOS не помогали.
Волшебным образом исчезли, стоило только уменьшить в контроллере sdram количество тактов между auto refresh с 700 (для 10нс такта требуется 741) до 300. Привет от регенерации :)

Потешный семинар про амижную шину Zorro, радиолюбительство на FPGA и вообще про жизнь (#лесрук), который я имел честь давать на прошедшем CC2013 в обмен на лезерман, с цветными даже слайдами.

Научился делать так называемые logical boards - это такая забавная амижная шизофрения, когда на одной физической плате расширения уживаются несколько разных по смыслу логических. Например, основное назначение моей платы - контроллер SDRAM. Но в FPGA остается свободными дофига ячеек, и есть желание и возможность добавить туда порты ввода-вывода для контроллера Ethernet (скорее всего, CS8900A) и какую-нибудь самодельную звуковую плату.

Тут и оказывается, что лучше всего это делать с помощью логических плат. В AUTOCONFIG основной платы указывается, что следующая плата в цепочке является "родственной", и всё.

С подачи dz заменил OPENDRN на ALT_OUTBUF_TRI с "оттяжкой" возврата в Z-состояние на пару тактов. Результат мне нравится значительно больше.

Горизонтальный пунктир - примерный порог 0/1 для TTL на уровне 2.5в. С тристабильным выходом в момент начала очередного цикла задний фронт подтверждения теперь проходит сильно выше порога. Не факт, что это как-то сильно сказывается, так как подтверждение анализируется не ранее чем через 80-100 наносекунд после начала цикла, но всё же так спокойней.

Провел небольшой рисёч.

Короче, есть в шине Zorro III сигнальчик /DTACK. За этот сигнальчик держатся все устройства, сидящие на шине, и дергают его в подтверждение приема или выдачи данных, чем цикл обмена и завершается. Поскольку устройств много, то это такой мультидроп, подтянутый к 5V резистором в 1K. Строгая классическая красота.
( Read more... )

В жёлтом углу ринга - выход CPLD, управляющий ножкой /PROGRAM спартана.
Синий сигнал - выход INIT от FPGA (CPLD его не анализирует, но может удержать в логическом нуле, см. ниже)

( Как программируются ПЛИСы? совсем не как CPLD )