tnt23

(чисто для себя)
Ошибки с большими объемами данных (от полумегабайта и выше, lha, md5sum). Тщательная возня с sdc, уточнение длин дорожек, съезжание вниз до 100МГц, игры с терминацией и выбором LVTTL/LVCMOS не помогали.
Волшебным образом исчезли, стоило только уменьшить в контроллере sdram количество тактов между auto refresh с 700 (для 10нс такта требуется 741) до 300. Привет от регенерации :)

Плата Z3SDRAM работает довольно-таки нестабильно.
Контроллер SDRAM в FPGA более-менее вылизан, отконстрейнен в TimeQuest и сбоев не дает, невзирая на tSU и tH в 1нс каждое. Асинхронная ему Zorro-часть тоже вроде бы доведена если не до совершенства, то хотя бы до самого общего понимания, что в ней работает и как. Тем не менее, машина с платой памяти не в состоянии день простоять да ночь продержаться под примитивным тестом (LHA пакует/проверяет архив на 40М в памяти) - обязательно где-нибудь либо архиватор будет прибит системой с жалобой на exception, либо система просто перегрузится.

Плата двухслойная, что добавляет бодрости, и уже увешана дополнительными конденсаторами по питанию чипа SDRAM и собственно FPGA как дед Мазай зайцами. Определенной стабильности это добавило, циклический тест памяти перестал давать ошибки, если возить грязным пальцем прямо по дорожкам и выводам, но все же, все же.

Сегодняшнее свежее утреннее озарение - чистый функционал Zorro+SDRAM занимает 397 из 8256 логических элементов FPGA (5%). Для отладки я использую SignalTap анализатор, встраиваемый в ту же FPGA, с ним получается 5440 логических элементов (66%). Внутренняя тактовая - 133MHz. В задаче спрашивается: будет ли существенная разница в нагрузке и наводках на цепи и полигоны питания при переключении на такой частоте 5% и 66% от всех ячеек FPGA?

Проверю на практике.

Топик на Electronix.ru, Cyclone III, PLL power decoupling
ALTERA: AN 583: Designing Power Isolation Filters with Ferrite Beads for Altera FPGAs
MICRON: TN-46-02 DECOUPLING CAPACITOR CALCULATION FOR A DDR MEMORY CHANNEL
MICRON: TN-00-06 Bypass Capacitor Selection for High-Speed Designs

This is a very simple controller for the Altera DE2 SDRAM chip, with a CAS latency of 3 and a fixed burst length of 2 and auto-precharge for each read/write.

http://whoyouvotefor.info/altera_sdram.html

Выглядит многообещающе. Для DE1 надо будет немного подрихтовать в части инициализации чипа памяти.

Чтение 1760 секторов (512 байт каждый) с CF в статическую память: 14.5 секунд. 8.2ms на сектор, 121 сектор в секунду, 60 KBytes/sec.

После замены чтения слова с ожиданием (25us) на чтение без ожидания (10us): 7.5 секунд. 4.2ms/сектор, 235 секторов в секунду, 117.3 KBytes/sec.

Запись блока (512 байт) в DRAM: 3.84ms.
Переписанная монолитная процедура записи блока: 2.17ms.

Загрузка 1760 секторов с CF в DRAM: 13.9 cекунд.

О недостатках ревижна 1.0:
( Read more... )

Хорошие и добрые были шутки про советские микросхемы ("советские микросхемы - самые большие микросхемы в мире!" и "НПО 'Красная заря' освоило выпуск новых СБИС с двадцатью ножками и двумя ручками для переноски").
( Четыре чипа SO-32 и шоколадный батончик, 640x480, ~56K )

MCU@8MHz, SPI@2MHz: 1760 секторов (512 байт каждый) загружаются в DRAM за 58 секунд.
Update. То же самое, SPI@4MHz: 52 секунды.

Запись принятого с MMC байта в DRAM занимает ~875ns, следующий байт пишется через 26us.

С выключенным кодом приема байта в DRAM всё приходит более-менее в соответствие с ранними выкладками: 18 секунд.

Update 2. Запись в DRAM жрет не 875ns (это длительность /WE), а добрые 16.8us, отсюда и всеобщие тормоза.

Update 3. Слегка переписанная на ассемблере (и слегка оптимизированная) та же запись потребляет 4.8us, в итоге выражаясь в 36 секундах загрузки.

Update 4. Малость переделанный алгоритм регенерации DRAM (каждые 8ms по 512 рядов вместо 1024) приводит к 23 секундам загрузки.

Ну что же (фанфары!), в первом приближении оно работает. В ожидании, когда придет заказанная панелька для 30pin SIMM, я распаял старый 1Мx8 модуль прямо так.( будет интересно далеко не всем )